一種同步流水線SRAM讀寫(xiě)控制模型

摘要： 設(shè)計(jì)了一種同步流水線靜態(tài)隨機(jī)存儲(chǔ)器讀寫(xiě)控制系統(tǒng)的行為級(jí)模型。分析了存儲(chǔ)器芯片的控制信號(hào)和工作時(shí)序要求，利用Verilog硬件描述語(yǔ)言對(duì)存儲(chǔ)器芯片的讀寫(xiě)系統(tǒng)進(jìn)行了行為級(jí)建模。系統(tǒng)包括主機(jī)、總控制器和存儲(chǔ)器三部分，其中總控制器又包括信號(hào)源發(fā)生器和數(shù)據(jù)收發(fā)控制器兩個(gè)子模塊。利用Modelsim軟件對(duì)系統(tǒng)行為級(jí)模型進(jìn)行了仿真驗(yàn)證，結(jié)果表明系統(tǒng)控制模型在非猝發(fā)(常規(guī))、線性猝發(fā)、交織猝發(fā)...